15年後にFPGAを再利用する

    FPGA 2004  ，      ，    FPGA，      ，  ！   modul，begin，       ，      VHDL  ，     Verilog  ，         ！
paremeter     ，   C  define，      。
input，output,inout       。
reg，wire     
     ：assign，always。
      ，1‘b0（            ）
begin：    ；
fork：    ；
=：    ，        ，   ；
<=：     ，   ，        ，     ，        。
   {}，     ；
  if，       ；
   begin：name，   fork：name。
posedge negedge：   ，   。
initial：   1 ；always：    ，        
task taskname 
      input a,b;
      out c;
      .....
end task。      taskname(x,y,z),x,y,z  a，b，c    ，
function：

function[M-1,0]name input[N-1,0]x...endfunction使用と呼び出しreg[M-1,0]x;reg[N-1,0]y;x=funname(y);

    ，          。