PYNQ Vivado > Add Module to Block Design > Verilog: 追加可能 | System Verilog: 追加不可?VerilogVivadoPYNQSystemVerilogdifferenceVerilog PYNQ2.6にROS/ROS2をインストールするFPGAROS2ROSPYNQzynqROS 2021-10-02 > [trap] PYNQ-Z1 > Vivado 2019.1でRun Block AutomationするとS AXI HP0関連が消えるVivadoCoraZ7trapPYNQtrap Vivado, XSDK > XSDKでmain()の最初にブレークできない > Package IPのFile Groupにおいてxciファイルを最後にしたのが失敗VGAXSDKVivadotrapPYNQVGA Vivado > XADC Wizard > PYNQ-Z1のvauxNのNはどれかを回路図から知る > 例: AD0に対応するのはvaux1VivadoXADCPYNQVivado Vivado > XADC Wizard > vauxp1/vauxn1, vauxp3/vauxn3などを追加する > Channel Sequencerの指定をするVivadoXADCPYNQVivado PYNQ > PL > IP: concat > 一つの入力(Slide SW)を一つの出力(RGBLED_R)につなげるVivadoPYNQgpioiPiP PYNQ > PL > Verilog-HDL: スイッチ > UartLite : Slide SWをONにした時はループバックにし、OFFの場合はUartLiteを使うSWuartiPVivadoPYNQiP PYNQ > [parthpower / axi_uartlite_pynq] @GitHub を試す > Analog Discovery 2で確認 (3.3V TTLレベル) + Block DesignVivadoAD2uartPYNQuart PYNQ > FIFO loopbackを含むDMA転送のBlock Design (Vivado v2019.1) > v2017.2の方法から変更VivadodmaPYNQVivado 2020-07-04 PYNQ > Tutorial: Reduilding the PYNQ base overlay > 失敗したところVivadoProcedurePYNQProcedure PYNQ-Z1 > H16 (the 125 MHz external reference clock)を使ってみる > Clock Divider IPで分周して1.25HzをAnalog Discovery 2で測定VivadoAD2clockPYNQclock 2020-06-07 > PYNQ-Z1 > Vivadoにボードファイルを追加するVivadoPYNQBSPsetupsetup PYNQをGUIでリモートできなかった話winscp初心者PYNQ初心者 PYNQがWindowsとファイル共有できなくて困っている学生へPYNQ-Z1PYNQPYNQ PYNQ > DMA tutorial: DMA to streamed interfaces > DMAを二つから一つにしてみたdmaPYNQdma PYNQ > DMA tutorial: DMA to streamed interfaces > 1. PS to PL, 2. PL to PS のBlock Designの確認dmaPYNQdma PYNQ > DMA tutorial: DMA to streamed interfacesを試した > 提供されたbitstream | tclから生成されるBlock DesigndmaPYNQdma 2020-07-11 PYNQ > Jupyter NotebookでHDMIモニタにsine curveを描く (pynq.lib.video Module使用)pynq.lib.videoHDMIPYNQHDMI
Vivado > Add Module to Block Design > Verilog: 追加可能 | System Verilog: 追加不可?VerilogVivadoPYNQSystemVerilogdifferenceVerilog PYNQ2.6にROS/ROS2をインストールするFPGAROS2ROSPYNQzynqROS 2021-10-02 > [trap] PYNQ-Z1 > Vivado 2019.1でRun Block AutomationするとS AXI HP0関連が消えるVivadoCoraZ7trapPYNQtrap Vivado, XSDK > XSDKでmain()の最初にブレークできない > Package IPのFile Groupにおいてxciファイルを最後にしたのが失敗VGAXSDKVivadotrapPYNQVGA Vivado > XADC Wizard > PYNQ-Z1のvauxNのNはどれかを回路図から知る > 例: AD0に対応するのはvaux1VivadoXADCPYNQVivado Vivado > XADC Wizard > vauxp1/vauxn1, vauxp3/vauxn3などを追加する > Channel Sequencerの指定をするVivadoXADCPYNQVivado PYNQ > PL > IP: concat > 一つの入力(Slide SW)を一つの出力(RGBLED_R)につなげるVivadoPYNQgpioiPiP PYNQ > PL > Verilog-HDL: スイッチ > UartLite : Slide SWをONにした時はループバックにし、OFFの場合はUartLiteを使うSWuartiPVivadoPYNQiP PYNQ > [parthpower / axi_uartlite_pynq] @GitHub を試す > Analog Discovery 2で確認 (3.3V TTLレベル) + Block DesignVivadoAD2uartPYNQuart PYNQ > FIFO loopbackを含むDMA転送のBlock Design (Vivado v2019.1) > v2017.2の方法から変更VivadodmaPYNQVivado 2020-07-04 PYNQ > Tutorial: Reduilding the PYNQ base overlay > 失敗したところVivadoProcedurePYNQProcedure PYNQ-Z1 > H16 (the 125 MHz external reference clock)を使ってみる > Clock Divider IPで分周して1.25HzをAnalog Discovery 2で測定VivadoAD2clockPYNQclock 2020-06-07 > PYNQ-Z1 > Vivadoにボードファイルを追加するVivadoPYNQBSPsetupsetup PYNQをGUIでリモートできなかった話winscp初心者PYNQ初心者 PYNQがWindowsとファイル共有できなくて困っている学生へPYNQ-Z1PYNQPYNQ PYNQ > DMA tutorial: DMA to streamed interfaces > DMAを二つから一つにしてみたdmaPYNQdma PYNQ > DMA tutorial: DMA to streamed interfaces > 1. PS to PL, 2. PL to PS のBlock Designの確認dmaPYNQdma PYNQ > DMA tutorial: DMA to streamed interfacesを試した > 提供されたbitstream | tclから生成されるBlock DesigndmaPYNQdma 2020-07-11 PYNQ > Jupyter NotebookでHDMIモニタにsine curveを描く (pynq.lib.video Module使用)pynq.lib.videoHDMIPYNQHDMI
