Vivado > Add Module to Block Design > Verilog: 追加可能 | System Verilog: 追加不可?

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Verilog Vivado PYNQ SystemVerilog difference Verilog テキストリンク
動作環境
Windows 10 Pro (v1909) 
PYNQ-Z1 (Digilent) (以下、PYNQと表記)
PYNQ v2.5 Image
Vivado v2019.1 (64-bit)

概要

  • System Verilog実装のUART RXをBlock Designに追加できない
  • Verilogはできて、System Verilogは追加できないようだ

UART RX (System Verilog)

Add Module to Block Design

Design Sourcesに.vファイルや.svファイルを生成した後、Block Designには「Add Module to Block Design」コンテキストメニューを使用する。
上記のSystem Verilog実装を追加しようとしたが選択できなかった。

あらためて、下記の新規ファイル二種類を作成してAdd Module to Block Designメニューを確認した。

  • A. Verilogファイル
  • B. System Verilog ファイル

Verilogファイル : 追加可能

Add Module to Block Designを選択できる。

System Verilogファイル : 追加不可

Add Module to Block Designを選択できない。

関連

You are right SV files are not supported in module reference, but i guess you should be able use SV in IPI with a verilog wrapper.

これと関係しそうかな。