[USF-XSim-62] 'elaborate' step failed with error(s).vivadoを使用してverilog実験を行い、シミュレーションができません.どのように解決しますか?
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私が前に使っていたvivado 2014.3後に使うvivado 2015.03,Windows 10オペレーティングシステムでは,シミュレーションをしようとすると以下のようなエラーが報告される.
[USF-XSim 62] 'elaborate' step failed with error(s). Please check the Tcl console output or 'D:/lirongcui/learning/cameralink_driver/cameralink_driver.sim/sim_1/behav/elaborate.log' file for more information.
インターネットで似たような間違いを探したが,みなやってみたが通じなかった.間違ったパスで開きます
elaborate.log表示.中には次のように書かれています.
Vivado Simulator 2015.3 Copyright 1986-1999, 2001-2015 Xilinx, Inc. All Rights Reserved. Running: D:/Xilinx/Vivado/2015.3/bin/unwrapped/win64.o/xelab.exe -wto 13967f5884014c568322b68bf6471ede --debug typical --relax --mt 2 -L blk_mem_gen_v8_3_0 -L xil_defaultlib -L unisims_ver -L unimacro_ver -L secureip --snapshot simple_ram_tb_behav xil_defaultlib.simple_ram_tb xil_defaultlib.glbl -log elaborate.log Using 2 slave threads. Starting static elaborationERROR: [VRFC 10-1374] size mismatch in mixed language port association, vhdl port doutb [D:/lirongcui/learning/cameralink_driver/cameralink_driver.srcs/sources_1/new/simple_dual_ram.v:31] ERROR: [XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.
中のerrorで私のコードの31行目に問題があることを教えてくれました.後でコードを探して32ビットのdataを見つけました.outは桁数を書いていません.私が書いた
output ram_data_out;output【31:0】ram_data_outに変更しました.これで正常にシミュレーションできます.以前も似たような問題に遭遇しましたが、このように見つけました.以前は例化の時は名前をつけませんでした
[USF-XSim 62] 'elaborate' step failed with error(s). Please check the Tcl console output or 'D:/lirongcui/learning/cameralink_driver/cameralink_driver.sim/sim_1/behav/elaborate.log' file for more information.
インターネットで似たような間違いを探したが,みなやってみたが通じなかった.間違ったパスで開きます
elaborate.log表示.中には次のように書かれています.
Vivado Simulator 2015.3 Copyright 1986-1999, 2001-2015 Xilinx, Inc. All Rights Reserved. Running: D:/Xilinx/Vivado/2015.3/bin/unwrapped/win64.o/xelab.exe -wto 13967f5884014c568322b68bf6471ede --debug typical --relax --mt 2 -L blk_mem_gen_v8_3_0 -L xil_defaultlib -L unisims_ver -L unimacro_ver -L secureip --snapshot simple_ram_tb_behav xil_defaultlib.simple_ram_tb xil_defaultlib.glbl -log elaborate.log Using 2 slave threads. Starting static elaborationERROR: [VRFC 10-1374] size mismatch in mixed language port association, vhdl port doutb [D:/lirongcui/learning/cameralink_driver/cameralink_driver.srcs/sources_1/new/simple_dual_ram.v:31] ERROR: [XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.
中のerrorで私のコードの31行目に問題があることを教えてくれました.後でコードを探して32ビットのdataを見つけました.outは桁数を書いていません.私が書いた
output ram_data_out;output【31:0】ram_data_outに変更しました.これで正常にシミュレーションできます.以前も似たような問題に遭遇しましたが、このように見つけました.以前は例化の時は名前をつけませんでした