2016秋のカウンタシミュレーション試験作業

作業リストを提出しました

張暁*

郭治*

田棟*

鞠漢*

劉陽*

殷松*

李京*

劉渓*

夏健*

郭雲*

劉権*

王婷*

馬徳*

作業記録を提出する
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実験の内容

Vering-HDL言語を使用して、次の要求に従ってカウンタ回路を設計し、シミュレーションテストを行う

。
シグナル定義
信号名
方向
位の幅
説明
CLK
入力
1
入力クロック信号
RST
入力
1
リセットクリア信号を入力し、非同期高レベルが有効です。
CNT
出力
4
出力カウント値信号
カウンタの特徴
カウンタリセット後、回路リセット後に循環する0値から最大値までカウントし、カウント最大値は循環変化のプロセスであり、カウンタリセット後、最初のカウント最大値は6、7、8、9であり、その後最大値は6となり、このようなサイクルは次の通りです。
0 1…6
0 1…7
0 1…8
0 1…9
0 1…6
……
作業提出要求

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を登録してください。

は宿題を提出するための技術ブログを書いています。

カウンター作業を提出するには、以下の内容が必要です。

手作り回路構成RTL設計図は、回路設計時の考え方を説明するためのものです。

Quartusスキャンにより生成された回路RTL図は、Quartusの回路コンパイル結果

を説明するためのものである。

カウンタの波形シミュレーションスクリーンは、回路論理動作の正確さを検証する

。

カウンタコードは、ブログで提供されるコードブロック機能を使用してください。例えば、下記のコード：

module adder(
  IN1   , // input 1 
  IN2   , // input 2
  OUT   );// output 
input  signed [3:0] IN1, IN2;
output signed [4:0] OUT;
reg    signed [4:0] OUT;
always@(IN1 or IN2) begin //        always  
  OUT = IN1 + IN2;
end
endmodule 

宿題を提出したら、このブログに私信を送ってください。

プライベートコンテンツフォーマットは、カウンタジョブ提出-名前-学号-学院-専門-作業ブログアドレスリンク

です。
ポイントオプション

は、2つの異なる方法（回路構成）を用いて作業中のカウンタを実現することができれば、追加の加算が可能である。

読みやすいように、箇条書きの報告書の内容は基本的な内容の後ろに添付してください。基本的な内容と混同して提出しないでください。

加点項目の報告内容は基本的な内容と同じブログ記事に書いてください。また新しいブログ記事を書かないでください。