vistaでquartus その17
概要
vistaでquartusやってみた。
polyphonyでserialしてみた。
helloworldやってみた。
環境
windows vista 32bit
quartus ii v13.0
polyphony v0.3.6
ep2c5t144ボード
写真
サンプルコード
from polyphony import testbench, module, is_worker_running
from polyphony.timing import clksleep
from polyphony.io import Port
from polyphony.typing import bit, uint8
@module
class hello:
def __init__(self):
self.data = Port(uint8, 'out', init = 0)
self.start = Port(bit, 'out', init = 0)
self.append_worker(self.worker)
def _wait(self):
for i in range(100000):
pass
def send(self, c:uint8):
self.data(c);
self.start(1)
clksleep(1)
self.start(0)
self._wait()
def worker(self):
i:uint8 = 0
while is_worker_running():
if (i < 1):
self.send(104)
self.send(101)
self.send(108)
self.send(108)
self.send(111)
self.send(32)
self.send(119)
self.send(111)
self.send(114)
self.send(108)
self.send(100)
self.send(33)
i = i + 1
m = hello()
verilogコード
module test2(input clk, input rst, output tx);
wire [7:0] data;
wire start;
tx2 tx2(.clk(clk), .rst(rst), .start(start), .data(data), .tx(tx), .busy(busy), .get(get));
hello_m m(.clk(clk), .rst(rst), .data(data), .start(start));
endmodule
from polyphony import testbench, module, is_worker_running
from polyphony.timing import clksleep
from polyphony.io import Port
from polyphony.typing import bit, uint8
@module
class hello:
def __init__(self):
self.data = Port(uint8, 'out', init = 0)
self.start = Port(bit, 'out', init = 0)
self.append_worker(self.worker)
def _wait(self):
for i in range(100000):
pass
def send(self, c:uint8):
self.data(c);
self.start(1)
clksleep(1)
self.start(0)
self._wait()
def worker(self):
i:uint8 = 0
while is_worker_running():
if (i < 1):
self.send(104)
self.send(101)
self.send(108)
self.send(108)
self.send(111)
self.send(32)
self.send(119)
self.send(111)
self.send(114)
self.send(108)
self.send(100)
self.send(33)
i = i + 1
m = hello()
module test2(input clk, input rst, output tx);
wire [7:0] data;
wire start;
tx2 tx2(.clk(clk), .rst(rst), .start(start), .data(data), .tx(tx), .busy(busy), .get(get));
hello_m m(.clk(clk), .rst(rst), .data(data), .start(start));
endmodule
以上。
Author And Source
この問題について(vistaでquartus その17), 我々は、より多くの情報をここで見つけました https://qiita.com/ohisama@github/items/62aead8cfcd1afd439d8著者帰属:元の著者の情報は、元のURLに含まれています。著作権は原作者に属する。
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