windowsでiverilog その108

1255 ワード
FPGA serial iverilog FPGA テキストリンク

概要　

windowsでiverilogやってみた。
シリアル送信のテストベンチ、書いてみた。

参考にしたページ。

サンプルコード

module test;
    reg clk;
    reg rst;
    reg we;
    wire busy;
    reg [7:0] data;
    serial_send u(.CLK(clk), .RST(rst), .DATA_IN(data), .WE(we), .DATA_OUT(TXD), .BUSY(busy));
    always
    begin
        #1
            clk <= ~clk;
    end
    initial
    begin
        $dumpfile("test.vcd");
        $dumpvars(0, test);
        rst <= 0;
        clk <= 0;
        we <= 0;
        #2
            rst <= 1;
        #2
            data <= 8'h55;
            rst <= 0;
            we <= 1;
        #2
            we <= 0;
        #20000
            $finish();
    end
endmodule

結果

以上。