VHDLでtestbenchインセンティブファイルを作成する

最近nandflashの消去をして、VHDLで激励ファイルを書いてシミュレーションをして、以前ずっと使っていたVerilogをして、今VHDL言語でtestbenchを書く方法をまとめました.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;

entity （ ）is
end ;

architecture Behavioral of （ ）is
signal a:std_logic;-- ， 
signal b:std_logic;
...
signal q:std_logic;

component （ ）-- 
	port(a: in std_logic;
		  b: in std_logic;
		  q: out std_logic
		 );
end component;

begin
i1:（ ）	-- 
	port map(
			a=>a,
			b=>b,
			q=>q
	        );
	        
clk<=not clk after clk_period/2; -- 

pr1:process
begin
（ ）
end process;
pr2:process
begin
（ ）
end process;
end Behavioral;