SweRV Core RTL by Western Digital
Western DigitalのRISC-V Core 「SweRV (スワーヴ)」がgithubで公開され、誰でも見られるようになりました。
ライセンスはApache2.0で、SystemVerilogで記述されています。
https://github.com/westerndigitalcorporation/swerv_eh1
docs/ 以下にマニュアルがあります。
SweRV EH1 Core Complex
整数演算に特化した32bit RISC-Vです。
パラメタ指定により機能をカスタマイズできるようになっています。
出典:Western Digital "RISC-V SweRVTM EH1 Programmer's Reference Manual Revision 1.0"
SweRV EH1 Core Pipeline
パイプラインは9段です。除算は別になっています。
出典:Western Digital "RISC-V SweRVTM EH1 Programmer's Reference Manual Revision 1.0"
ASICを前提としているので、FPGA向けにすぐ実機で動かせるというわけではなさそうです。
Verilator, vcs(Synopsys), irun(Cadense)に対応しています。
Author And Source
この問題について(SweRV Core RTL by Western Digital), 我々は、より多くの情報をここで見つけました https://qiita.com/TSV/items/52b6a68f373af0731557著者帰属:元の著者の情報は、元のURLに含まれています。著作権は原作者に属する。
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