FPGA/Verilog技術基礎と工程応用例(李勇等)——2.Verilog言語

module （    ）；
         
         
         
         （assign）
        （always）
              
            
             
           
endmodule

モジュールには、インタフェースの説明の2つの部分があります.論理機能の説明と、入力が出力にどのように影響するかを定義します.
ポートはハードウェアのピンです.
ビット演算子～取反&ビットと|ビットまたは
論理演算子&&論理と|論理または!ろんりひ
a>=b A<=B等号は右側にあります
等式演算子==イコール!=等しくない
シフト演算子<<左シフト演算子右シフト演算子>>
ビット接合{a,b[3],c[4],3'b 101}{4{w}//は{w,w,w,w}に等しい.
Alwaysの原則:同じ変数に複数のalwaysブロックに値を割り当てないでください.
シーケンスブロック:文はbeginとendの間に配置され、文は速く実行されます.
パラレルブロック-forkとjoinの間にはパラレルブロック文があり、ブロック内の文はパラレルに実行されます.
Case(制御信号)/casex casez xおよびzは、無関係ビットを表す.
endcase
repeat悪い文に従うrepeat文のフォーマット:repeat(式)文;
マクロ定義は指定された識別子で文字列を表し、`define WORDSIZE
ファイルには命令が含まれています:`include“ファイル名”
時間スケール・`timescale 1 ns/1 psモジュールのすべての時間値は、1 nsの整数倍を表す.精度は1 psです.