VHDL言語

(1)generic

genericは定数を定義する言語です.例は次のとおりです.

   ENTITY andn IS
       GENERIC ( n : INTEGER );
       PORT(a : IN STD_LOGIC_VECTOR(n-1 DOWNTO 0);
           c : OUT STD_LOGIC);

   END;

このようにn入力のANDゲートを定義したが,具体的にどのように入力するかは指摘されていない.この実体を書き終えたら
この構成部品は、次のエンティティで参照できます.構成部品のライフスタイルは次のとおりです.

     COMPONENT andn
           GENERIC ( n : INTEGER);

構成部品の例は次のとおりです.

 u1: andn GENERIC MAP (n =>2)

生成されたレイアウト配線後のvhdlモデルでは、次の文がよく見られます.

A_IBUF:X_BUF
	generic map(LOC=>"pad65",
		pathpulse=>555ps
	)
	port map(
		I=>A,
		O=>A_INBUF
	);

generic定義と例化を用いた典型的な文です.