FPGA制約設定
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0.はじめに
FPGAを用いて設計する場合、回路周波数が低い(50 Mhz未満)場合は、タイミング制約を行わなくてもよいが、周波数が高い場合は、制約を行わずにタイミングを満足させることはできない.現在主流のFPGAメーカーはXilinxとAlteraがあり、メーカーによってFPGAが使用するソフトウェアが異なり、制約設定も異なり、現在、alteraのQuartus IIソフトウェアはsynposysのTCL構文フォーマットの制約をサポートすることができ、その制約設定の命令は文法とASICとほぼ同じである.XilinxのISEソフトウェアはUCF(user constraint file)ファイルを使用して制約され、以下の制約設定はISEを主とします.
1.制約の説明
ASIC設計と同様に、XilinxのUCF制約は、クロック制約、入力遅延、出力遅延、マルチサイクルパス、および非同期回路の偽のパスも含む.
クロック制約:
入出力遅延:
入出力遅延はOFFSETを用いてオフセットコマンド設定を行い、OFFSET=INとOFFSET=OUTの2種類がある
多周期経路および虚偽経路は,設計回路を人工的に判断し制約する必要がある.
FPGAを用いて設計する場合、回路周波数が低い(50 Mhz未満)場合は、タイミング制約を行わなくてもよいが、周波数が高い場合は、制約を行わずにタイミングを満足させることはできない.現在主流のFPGAメーカーはXilinxとAlteraがあり、メーカーによってFPGAが使用するソフトウェアが異なり、制約設定も異なり、現在、alteraのQuartus IIソフトウェアはsynposysのTCL構文フォーマットの制約をサポートすることができ、その制約設定の命令は文法とASICとほぼ同じである.XilinxのISEソフトウェアはUCF(user constraint file)ファイルを使用して制約され、以下の制約設定はISEを主とします.
1.制約の説明
ASIC設計と同様に、XilinxのUCF制約は、クロック制約、入力遅延、出力遅延、マルチサイクルパス、および非同期回路の偽のパスも含む.
クロック制約:
NET “ClockName" TNM_NET = "TNM_NET_Name";
TIMESPEC "TS_name" = PERIOD "TNM_NET_Name" PeriodValue HIGH HighValue%
eg:
NET "Clkin" TNM_NET = "Clkin";
TIMESPEC "TS_Clkin" = PERIOD "Clkin" 5ns HIGH 50%;
入出力遅延:
入出力遅延はOFFSETを用いてオフセットコマンド設定を行い、OFFSET=INとOFFSET=OUTの2種類がある
多周期経路および虚偽経路は,設計回路を人工的に判断し制約する必要がある.